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Operational Phases and Modes of Operation
Table 4-1. Clock operation per phase
Phase
CPU and standard peripherals
Analog Front End
Slave I 2 C
Reset
Normal
Debug 1
High Speed
Normal
Debug 1
Boot and
? D (Run
High Speed
OFF
High Speed
Mode)
? A
(STOP FC )
OFF
High Speed
Not applicable. The I 2 C is
externally clocked.
? I
(STOP SC )
SLEEP
(STOP NC )
OFF, oscillator in
Low-Speed Mode
Oscillator in
shutdown
High Speed
High Speed
OFF, oscillator in
Low-peed Mode
Oscillator in
shutdown
High Speed
High Speed
1
The ENBDM bit in the Version 1 ColdFire Extended Configuration/Status Register (XCSR) is set to “1” to enable BDM
communications. The CPU is clocked even during STOP modes. Frequency-hopping is disabled in Debug mode, as BDM
communications require a constant clock rate for proper operation.
MMA955xL Intelligent, Motion-Sensing Platform Hardware Reference Manual, Rev. 1.0
Freescale Semiconductor, Inc.
41
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